带你读《FPGA应用开发和仿真》之二：Verilog HDL和SystemVerilog

第2章：Verilog HDL和SystemVerilog

在本书中，Verilog HDL（IEEE 1364—2005）和SystemVerilog（IEEE 1800—2012）将被统一简称为Verilog。
本章主要介绍Verilog的常用语法，并将以SystemVerilog为主，包含SystemVerilog中很多新的、具备更优特性的语法，包括可被综合的和用于仿真验证的。但本章并不会太多地深入语法细节，依笔者浅见，语法本身只是用来描述硬件和承载电路设计思想的工具，诚然，语法本身也很复杂，也饱含了规范制定者们对于数字电路及其描述方法的先进思想，也有太多需要学习和理解的地方，不过笔者更希望读者能够在后续章节的各种设计实例中学习和理解，而不要拘于语法本身。本章的结构和内容也更像是“简明参考”，而非详述语法的“教科书”，且远未能涵